아키텍처에서 레이아웃까지

어떻게 동작할지 표현하다.

아키텍처에서 목표를 세우고 RTL로 레지스터 사이의 동작을 표현합니다. 합성은 시간·전력·면적 제약에 맞춰 논리를 셀로 변환합니다. 검증은 초기부터 시작해 전체 과정에 걸쳐 이어집니다.

논리에 물리적인 자리를.

플로어플래닝으로 블록의 구성을 정하고 셀을 배치합니다. 클록 트리 합성으로 클록을 분배하고 배선으로 핀을 연결합니다. 이제 물리적인 거리도 설계의 일부가 됩니다.

검증하고, 고치고, 다시 확인하다.

타이밍과 물리 검사를 통해 앞선 결정을 다시 조정합니다. 사인오프 목표를 충족하면 테이프아웃으로 레이아웃을 마스크 준비 단계에 전달합니다. 재료와 설계는 하나의 일직선 생산 순서가 아니라 제조에서 만나는 두 경로입니다.

기술적 맥락

재료가 준비되는 동안 설계자는 RTL로 원하는 동작을 표현하고 이를 제조 가능한 물리 레이아웃으로 바꿉니다. 논리를 합성하고 블록과 셀을 배치하며 클록과 배선을 만들고, 목표를 충족하는지 반복해서 검증합니다. 마스크로 넘어가는 결과물은 한 번의 자동 변환이 아니라 여러 차례의 조정과 검증이 만든 것입니다.

• RTL and constraints are inputs to synthesis; synthesis optimizes implementation goals such as timing, area, power and test.
• Physical implementation includes floorplanning, placement, clock-tree synthesis and routing, with estimates and optimization feeding across stages.
• Signoff-quality timing and other checks guide closure; a convergent flow reduces rework but does not eliminate iteration before tapeout.

출처

Design Compiler: Timing, Area, Power, & Test Optimization ↗ · Synopsys

What Is Physical Synthesis? ↗ · Synopsys