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RTL / RISC-V CORE SOURCE-LINKED RECORD

lowRISC CIC /

Ibex

A configurable 32-bit RISC-V SystemVerilog core built for embedded control applications.

Open official source Inspect evidence
CLONE UPSTREAMgit clone https://github.com/lowRISC/ibex.git

01 / FILES & REVISIONS

파일은 원본에서,
변경 이력도 원본에서.

이 프리뷰는 저장소 파일을 복제하거나 자체 파일 목록을 만들지 않습니다. 알려진 공식 경로만 연결합니다.

KNOWN FILE

Official license file

카탈로그에 기록된 라이선스 파일 경로입니다. 적용 범위는 원문을 확인하세요.

Read Apache-2.0 source
PINNED REVISION
Not recorded in this catalog entry

VLSI Hub는 이 리소스에 특정 태그나 커밋 SHA를 지정하지 않았습니다. 재현 작업 전 공식 저장소에서 사용할 리비전을 직접 고정해야 합니다.

02 / PROVENANCE & EVIDENCE

주장보다 먼저
근거를 봅니다.

각 항목은 허브 내부 판정이 아니라, 카탈로그가 참조한 공식 업스트림과 관찰 기록입니다.

  1. 01
  2. 02
  3. 03
  4. 04
    CATALOG REVIEWReviewed 2026-08-18
03 / REPRODUCIBLE RUNS

아직 연결된 허브 실행이 없습니다.

측정값을 만들거나 업스트림 결과를 허브 실행으로 바꾸어 표시하지 않습니다.

RUN STATUS / EMPTYNO HUB RUNS

Ibex에 대해 VLSI Hub가 수행하고 기록한 빌드, 시뮬레이션, 합성, P&R 또는 벤치마크 실행은 현재 없습니다.

REQUIRED FOR A FUTURE RUN
  1. 01Pinned source revision
  2. 02Tool and environment versions
  3. 03Commands, constraints, and seed
  4. 04Logs and result artifacts
04 / COMMUNITY

대화와 기여는
업스트림으로 연결합니다.

VLSI Hub는 이 프리뷰에서 이슈, 풀 리퀘스트, 참여자 수를 복제하거나 별도 집계하지 않습니다.

REPORT & DISCUSSUpstream issuesREVIEW & CONTRIBUTEUpstream pull requests