VLSI KoreaIMPLEMENTATION
물리적 근거로 타이밍을 클로즈하기
구현 단계마다 추정을 근거로 교체합니다. 배치 후 혼잡, CTS 후 skew, 배선 후 wire RC를 사용합니다. 통제된 반복으로 근본 원인을 고치고 변경이 의도한 코너에 도움이 됐다는 근거를 보존합니다.입력
- 배치 가능한 플로어플랜/PDN과 합법 셀 라이브러리
- 멀티모드·멀티코너 SDC와 RC 가정
- 클록 트리 셀 정책, 배선 레이어, NDR 정책
작업
- 글로벌 배치 후 이용률, overflow, 혼잡, critical net 토폴로지를 검사한 뒤 timing-driven 최적화를 확정합니다.
- 핀 밀집 또는 high-fanout 구조 주변에 목표형 padding을 적용해 legalization하고, 일괄 whitespace 대신 혼잡을 재측정합니다.
- 특성화된 slew/capacitance 한계와 승인된 buffer 목록으로 CTS를 구축하고, 각 클록 그룹의 skew·삽입 지연·transition을 검토합니다.
- 글로벌 후 상세 배선을 수행하고 실패 경로를 detour, via, blockage, 국부 혼잡과 연관 지어 위반을 수정합니다.
- 매 ECO마다 모든 활성 시나리오에서 setup, hold, 면적, 전력 proxy, 혼잡, DRC 추세를 비교하고 측정된 개선만 유지합니다.
산출물
- 배치·배선 데이터베이스와 혼잡 보고서
- 클록·buffer·skew·transition을 담은 CTS 보고서
- 시나리오 태그가 붙은 타이밍 클로저·ECO 로그
주의할 점
- 배선 전 또는 ideal-clock slack은 순위 신호일 뿐 최종 클로저 근거가 아닙니다.
- 국부 setup 수정은 다른 곳의 hold, 혼잡, 전력, DRC 회귀를 만들 수 있으므로 매 변경 후 모든 활성 시나리오를 평가합니다.
원문 출처
Global Placement ↗
OpenROAD · Timing-driven placement controls
Clock Tree Synthesis ↗
OpenROAD · CTS characterization and reporting
OpenROAD Developer Guide ↗
OpenROAD · Flow stages and late-stage parasitic context